可测性总线 第一部分：标准测试存取口与边界扫描结构 现行
Testability bus -Part 1:Standard test access port and boundary scan architecture
标准号：SJ/T 10566-1994
基本信息
标准号：SJ/T 10566-1994
发布时间：1994-08-08
实施时间：1994-12-01
首发日期：
出版单位：电子技术标准化研究查看详情>
起草人：刘家松、邓平
出版机构：电子技术标准化研究
标准分类： 技术管理
起草单位：天津大学、北京自动测试技术研究所
归口单位：电子工业部标准化研究所
发布部门：中华人民共和国电子工业部
标准简介
本标准规定了数字集成电路和模拟/数字混合集成电路的数字部分用的测试存取口（TAP）与边界扫描结构。本标准规定的测试逻辑可包含在集成电路内，由一个边界扫描寄存器和若干其它块构成，并可通过测试存取口进行存龋本标准适用于在集成电路组装在一块印制电路板或其它基底上后测试集成电路间的互连性、测试集成电路本身和在这个器件正常工作期间观测或修改电路的动作。
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